FPGA基于VCU的H265视频解压缩,解码后HDMI2.0输出,支持4K60帧,提供工...
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发布时间：2024-12-10 01:23
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时间：2024-12-10 03:23
前言
Xilinx Zynq UltraScale+ ZUEV系列FPGA集成VCU视频编解码功能，其特点包括支持高达32个流的同步编码和解码，具备低时延速率控制和灵活的速率控制选项，支持最高4K UHD @ 60Hz的视频解压缩，并兼容8 K UHD (~15 Hz)的降低帧速率。
本设计采用Zynq UltraScale+ MPSoCs的高端型号XCZU4EV FPGA，基于VCU进行H265视频解压缩，支持从TF卡读取并解码的.ts格式压缩视频，输出通过HDMI 2.0接口以4K60帧的分辨率显示。提供包含完整工程源码、开发板和技术支持的资源包。
详细设计方案包括以下步骤：
读取并存放.ts格式的压缩视频到Linux系统的TF卡中。
调用Xilinx官方的Zynq UltraScale+ VCU IP核进行H265解压缩。
使用Video Frame Buffer Read IP核从DDR4中读取解码后的视频。
通过Video Mixer IP核将视频与背景合并。
调用HDMI 1.4/2.0 Transmitter Subsystem IP核实现4K高清视频编码输出。
使用Video PHY Controller IP核进行串并转换，将信号输出至HDMI2.0接口。
提供的资源包含：
一套XCZU4EV开发板。
Vivado 2020.2版本工程源码。
编译好的固件，用于启动Linux系统。
工程代码和技术支持已整合，适用于学生项目、研究生研究或在职工程师的学习提升，适用于医疗、军工等领域的高速接口和图像处理需求。
欲获取完整工程源码和技术支持，请私信联系。
免责条款：本工程及其源码包括原创和网络资源，若侵犯版权，请联系删除。仅供学习研究，禁止商业用途。
相关方案推荐
已有JPEG解压缩、JPEG-LS压缩、H2和H265编解码方案，更多信息请访问专栏。
4K60帧HDMI2.0输入，H265视频压缩方案
详细介绍请参考博客链接。
详细设计方案设计框图
设计框图如下。
FPGA开发板选择
可选择的FPGA开发板包括但不限于Xilinx Kintex7系列、Zynq UltraScale+系列等，具体信息请见博客链接。
准备.ts格式的压缩视频，复制至TF卡中。
Zynq UltraScale+ VCU配置
输入格式为YUV420，支持最高4K60帧。
Video Frame Buffer Read配置
配置终端指令用于视频基地址。
实现视频背景叠加，支持最高4K分辨率。
HDMI 1.4/2.0 Transmitter Subsystem配置
用于4K HDMI视频收发。
Video PHY Controller配置
进行串并转换，支持HDMI2.0输出。
PetaLinux系统制作
使用Vivado 2020.2版本编译的固件。
工程源码架构
包含Vivado Block Design逻辑设计和PetaLinux软件设计。
Vivado工程源码详解
提供工程源码架构、输入输出、解压缩方案、工程作用及资源功耗信息。
移植说明
处理vivado版本、FPGA型号不一致等问题。
上板调试验证并演示
推荐使用博客推荐的开发板，连接显示器，配置Xshell终端，查询并设置显示器分辨率，执行解压缩和播放指令。
福利：工程源码获取
通过私信方式提供工程代码链接下载。
